wredny PMOSFET ;-)

[Grzegorz Kurczyk]

Witam
W układzie jak na schemacie
Loading Image...
Zaobserwowałem takie oto zjawisko:
Podczas włączania "dolnego" tranzystora N-MOSFET następuje krótkotrwałe
wejście "górnego" tranzystora P-MOSFET w przewodzenie mimo, że powinien
on być cały czas wyłączony (bramka połaczona ze źródłem rezystorem
470om). Daje to oczywiscie efekt krótkotrwałego zwarcia co objawia się
grzaniem P-MOSa. Oczywiście grzanie jest tym większe im większa jest
częstotliwość kluczowania N-MOSa.
Zastanawiam się dlaczego tak się dzieje ?
Czyżby gwałtowny wzrost napiecia -Uds powodował naładowanie pojemności
bramki P-MOSa (Cgs) do pewnego potencjału, który musi się rozładować
przez te 470om co oczywiście wymaga chwili czasu.

Czy któryś z Kolegów ma inne wytłumaczenie tego zjawiska ?

Pozdrawiam
Grzegorz

[Zbych]

Post by Grzegorz Kurczyk
W układzie jak na schemacie
http://www.control.slupsk.pl/pmos.gif
Podczas włączania "dolnego" tranzystora N-MOSFET następuje krótkotrwałe
wejście "górnego" tranzystora P-MOSFET w przewodzenie mimo, że powinien
on być cały czas wyłączony (bramka połaczona ze źródłem rezystorem
470om). Daje to oczywiscie efekt krótkotrwałego zwarcia co objawia się
grzaniem P-MOSa. Oczywiście grzanie jest tym większe im większa jest
częstotliwość kluczowania N-MOSa.
Zastanawiam się dlaczego tak się dzieje ?

Łatwiej by było odpowiedzieć gdybyś podał typy tranzystorów i
częstotliwość kluczowania. W _uproszczeniu_ masz taki układ zastępczy
wejścia p-mosa w swoim układzie

o +12V
|
+-----+
| |
_ |
| | ___
R=470R | | --- Cgs
- |
| |
+-----+---> napięcie na bramce
|
___
--- Cgd
|
|
v - dren przywierany do masy

Cgd jest pewnie z 10 razy mniejsze od Cgs, więc amplitudę impulsów na
bramce też będziesz miał ponad 10 razy mniejszą od napięcia
zasilającego. Może przy tranzystorach logic-level będzie to
wystarczające do chwilowego otwarcia.

Podaj parametry układu, bo bez tego to czyste gdybanie.

[Grzegorz Kurczyk]

Post by Zbych
Łatwiej by było odpowiedzieć gdybyś podał typy tranzystorów i
częstotliwość kluczowania. W _uproszczeniu_ masz taki układ zastępczy
wejścia p-mosa w swoim układzie
o +12V
|
+-----+
| |
_ |
| | ___
R=470R | | --- Cgs
- |
| |
+-----+---> napięcie na bramce
|
___
--- Cgd
|
|
v - dren przywierany do masy
Cgd jest pewnie z 10 razy mniejsze od Cgs, więc amplitudę impulsów na
bramce też będziesz miał ponad 10 razy mniejszą od napięcia
zasilającego. Może przy tranzystorach logic-level będzie to
wystarczające do chwilowego otwarcia.
Podaj parametry układu, bo bez tego to czyste gdybanie.

Dokładnie taki schemat zastępczy rozważałem.
Ten P-MOSFET to Si4463BDY. Tranzystorki te mają dość dużą pojemność
bramki (rzędu 4,5nF). W pdf-ie nie odnalazłem Cgd ale chyba to to samo
co Crss (Reverse Transfer Capacitance), która wynosi ok 540pF.
Tranzystorek jest oczywiście locic-level i chyba ta jego
"logiclevelowatość" daje popalić. Przy kluczowaniu ok 30kHz mam szpilki
-Ugs dochodzące do 2V co już całkiem nieźle otwiera ten tranzystor.

Pozdrawiam
Grzegorz

[J.F.]

Post by Grzegorz Kurczyk
http://www.control.slupsk.pl/pmos.gif
Zastanawiam się dlaczego tak się dzieje ?
Czyżby gwałtowny wzrost napiecia -Uds powodował naładowanie pojemności
bramki P-MOSa (Cgs) do pewnego potencjału, który musi się rozładować
przez te 470om co oczywiście wymaga chwili czasu.
Czy któryś z Kolegów ma inne wytłumaczenie tego zjawiska ?

Wydaje sie ze to jest dobre :-)

Daj mniejszy opornik i sprawdz.

J.

[Grzegorz Kurczyk]

Post by J.F.
Wydaje sie ze to jest dobre :-)
Daj mniejszy opornik i sprawdz.

Właśnie próby z mniejszym rezystorem doprowadziły mnie do tego wniosku :-)

Pozdrawiam
Grzegorz

GG: 1445218

[Grzegorz Kurczyk]

Post by J.F.
Wydaje sie ze to jest dobre :-)
Daj mniejszy opornik i sprawdz.

I niestety wszystko wskazuje na to, że szukając na siłę tranzystora
logic-level popełniłem błąd projektowy :-(


Pozdrawiam
Grzegorz

GG: 1445218

[Grzegorz Kurczyk]

Post by J.F.

Post by Grzegorz Kurczyk
http://www.control.slupsk.pl/pmos.gif
Zastanawiam się dlaczego tak się dzieje ?
Czyżby gwałtowny wzrost napiecia -Uds powodował naładowanie pojemności
bramki P-MOSa (Cgs) do pewnego potencjału, który musi się rozładować
przez te 470om co oczywiście wymaga chwili czasu.
Czy któryś z Kolegów ma inne wytłumaczenie tego zjawiska ?

Wydaje sie ze to jest dobre :-)
Daj mniejszy opornik i sprawdz.

No to mi się wszystko wyjaśniło. Rzeczywiście moje wytłumaczenie było
suszne. Tylko wpadł na to trochę wcześniej niejaki Pan Miller (nie mylić
z Leszkiem) :-) To co się dzieje to klasyczny efekt Millera w
tranzystorze polowym.
--
Pozdrawiam
Grzegorz Kurczyk
http://www.control.slupsk.pl
ftp://ftp.control.slupsk.pl
GG: 1445218

UWAGA !!! adres e-mail w nagłówku jest pułapką na spamerów !!!
przed znakiem @ powinno być moje imię małymi literami
grzegorz(małpa)control(kropka)slupsk(kropka)pl